晶圆代工厂台积电4nm制程技术开发进度顺利，预计2021年第3季开始试产，较先前规划提早一季时间，至于3nm制程则将依计划于2022年下半年量产。
6月2日，台积电线上技术论坛登场，会中揭示先进逻辑技术、特殊技术、以及3DFabric先进封装与芯片堆叠技术的最新创新成果。共计超过5000位来自全球各地的客户与技术伙伴注册参加。
台积电总裁魏哲家表示，数字化以前所未有的速度改变社会，人们利用科技克服全球疫情带来的隔阂，彼此进行联系与合作，并且解决问题。
魏哲家说，数字化转型为半导体产业开启了充满机会的崭新格局，而全球技术论坛彰显了许多台积电加强与扩充技术组合的方法，协助客户释放创新。
他表示，台积电于2020年领先业界量产5nm技术，其良率提升的速度较前一世代的7nm技术更快。5nm加强版的4nm制程技术借由减少光罩层，以及与5nm制程几近相容的设计法则，进一步提升了效能、功耗效率、以及晶体管密度。
自从在2020年技术论坛公布之后，台积电4nm制程技术的开发进度相当顺利，预计于2021年第3季开始试产，较原先规划于2021年第4季试产提早了一季时间。
至于3nm制程技术，台积电表示，将依原订计划于2022年下半年量产，届时将成为全球最先进的逻辑技术。相较于5nm制程技术，3nm制程速度增快15%，功耗降低达30%，逻辑密度增加达70%。
因应5G智能手机需要更多的硅晶面积与功耗来支持更高速的无线数据传输，台积电发表N6RF制程，将6nm逻辑制程所具备的功耗、效能、面积优势带入到5G射频（ RF）与WiFi 6/6e解决方案。
台积电指出，相较于前一世代的16nm射频技术，N6RF晶体管的效能提升超过16%。此外，N6RF针对6GHz以下及毫米波频段的5G射频收发器提供大幅降低的功耗与面积，同时兼顾消费者所需的效能、功能与电池寿命。
台积电表示，公司持续扩展由三维硅堆叠及先进封装技术组成的3DFabric系统整合解决方案。针对高性能运算应用，将于2021年提供更大的光罩尺寸来支援整合型扇出暨封装基板（InFO_oS）及CoWoS封装解决方案，运用范围更大的布局规划来整合小芯片及高频宽记忆体。
此外，系统整合芯晶片的中芯片堆叠于晶圆之上（CoW）的版本预计今年完成对7nm的验证，并于2022年在崭新的全自动化晶圆厂开始生产。
针对移动应用，台积电推出InFO_B解决方案，将移动处理器整合于轻薄精巧的封装之中，提供强化的效能与功耗效率，并且支持移动装置制造厂商封装时所需的动态随机存取存储器堆叠。